1. A direct memory access (DMA) interface control circuit is coupled to the FIFO write control circuit which generates a data request signal in response to the FIFO read/write difference count signal.

Un circuit de commande d'interface d'accès direct en mémoire est couplé au circuit de commande d'écriture FIFO, lequel génère un signal de demande de données en réponse au signal de comptage de différence de lecture/écriture FIFO.

2. This interface device (D) comprises i) a group of first FIFO memories (SMi) each assigned to one master for storing data representative of the tasks it executes, ii) a group of dynamically allocatable second FIFO memories (DFk) linkable to one another and to the first FIFO memories (SFi), and iii) processing means (PM) arranged to compute dynamically the FIFO memory size required by each master at a given time, considering the tasks it is executing, and to allocate dynamically a number of second FIFO memories (DFk) to each master chosen according to the corresponding computed FIFO memory size.

Le dispositif d'interface (D) comporte i) un groupe de premières mémoires PEPS (SMi) toutes affectées à un maître pour stocker des données caractéristiques des tâches exécutées, ii) un groupe de deuxièmes mémoires PEPS (DFk) pouvant être affectées dynamiquement et reliées les unes aux autres et aux premières mémoires PEPS (SMi), et iii) des éléments de traitement (PM) conçus pour calculer dynamiquement la taille de mémoire PEPS requise par chaque maître à un instant donné avec prise en compte des tâches exécutées, et affecter dynamiquement plusieurs deuxièmes mémoires PEPS (DFk) à chaque maître choisi en fonction de la taille de mémoire PEPS calculée.

3. Pointers to ABR cells with onward tramsmission times are pushed into the traffic shaping FIFO (34).

Les pointeurs de cellules à débit binaire disponible à temps de retransmission sont acheminés vers le PEPS (34) d'établissement du trafic.

4. The device (10), includes a FIFO memory unit (40), a read pointer (140), a retry pointer (130) and a write pointer (260).

Le dispositif (10) comprend une unité de mémoire FIFO (40), un pointeur de lecture (140), a pointeur de deuxième essai (130) et un pointeur d'écriture (260).

5. The device (10), includes a FIFO memory unit (40) , a read pointer (140), a retry pointer (130) and a write pointer (260).

Le dispositif (10) comprend une unité de mémoire FIFO (40), un pointeur de lecture (140), un pointeur de deuxième essai (130) et un pointeur d'écriture (260).

6. The FIFO queue identifies a sequence of the L2P segments in conjunction with sequence number and marking data of the affected segments for recreating the paging table.

Ladite file d'attente FIFO identifie une séquence de segments L2P en association avec un numéro de séquence et le marquage des données de segments affectés afin de recréer ladite table de pagination.