1. A direct memory access (DMA) interface control circuit is coupled to the FIFO write control circuit which generates a data request signal in response to the FIFO read/write difference count signal.

Un circuit de commande d'interface d'accès direct en mémoire est couplé au circuit de commande d'écriture FIFO, lequel génère un signal de demande de données en réponse au signal de comptage de différence de lecture/écriture FIFO.