1. Address decoder

Decodeur d'adresse

2. An address decoder includes a plurality of address decoder modules.

Ce décodeur d'adresses comporte plusieurs modules de décodage d'adresses.

3. Address decoder system

Systeme de decodage d'adresse

4. A channel decoder patterned after the modified channel decoder simulation is manufactured.

On fabrique un décodeur de voie calqué sur la simulation du décodeur de voie modifié.

5. Adaptive jitter management control in decoder

Commande de gestion de gigue adaptative dans un décodeur

6. Adaptive-block-length, adaptive-transform, and adaptive-window transform coder, decoder, and encoder/decoder for high-quality audio

Codeur, decodeur et codeur/decodeur de longueur de bloc adaptative, de transformation adaptative, et de transformation a fenetre adaptative pour un son de haute qualite

7. Code excitation linear prediction encoder and decoder

Codeur-decodeur predictif lineaire a excitation par codes

8. Improving non-speech content for low rate celp decoder

Amélioration d'un contenu non vocal pour un décodeur celp à basse vitesse

9. Logic circuit, address decoder circuit, and semiconductor storage device

Circuit logique, circuit décodeur d'adresse et dispositif de stockage semi-conducteur

10. Device for conditional access to a receiver/decoder in certain time slots

Dispositif d'acces conditionnel a un recepteur/decodeur pendant certains creneaux temporels

11. If the hard-decision LDPC decoder detects an uncorrectable error, then the SSD controller uses a 1.5-bit read (two reads) erasure-decision LDPC decoder to access the flash memory.

Si le décodeur de codes LPDC à décision dure détecte une erreur non corrigible, alors le contrôleur SSD utilise un décodeur de codes LPDC à décision dure à lecture à 1,5 bit (deux lectures) pour accéder à la mémoire flash.

12. The row decoder decodes the selected row address to access a selected row.

Le décodeur de rangée décode l'adresse de rangée sélectionnée pour accéder à une rangée sélectionnée.

13. Packet loss concealment for a conjugate structure algebraic code excited linear prediction decoder

Dissimulation de perte de paquet pour un décodeur prédictif linéaire à structure conjuguée utilisant une excitation par code algébrique

14. A row decoder circuit (310) addresses a pixel row within the array of pixels.

Un circuit (310) de décodage de rangées accède à une rangée de pixels du réseau de pixels.

15. A Variable-length decoder includes an address generator (312) and a local memory unit (314).

Un décodeur à longueur variable comprend un générateur d'adresse (312) et une unité à mémoire locale (314).

16. A timing generator outputs a column address sequence that is received by a column decoder.

Un générateur de synchronisation délivre une séquence d'adresses de colonne qui est reçue par un décodeur de colonne.

17. Alternatively, the recording transport key may be generated and managed within the decoder and recorder configuration of the user, for example, by generating the key at the recorder and communicating a version to the decoder for safekeeping.

Selon un autre mode de réalisation, la clé de transport d'enregistrement peut être générée et gérée dans la configuration de décodeur et d'enregistreur de l'utilisateur, par exemple, par génération de la clé au niveau du codeur et communication d'une version au décodeur pour sauvegarde.

18. A decoder device receives transform coefficients, where the transform coefficients are associated with multimedia data.

Un décodeur reçoit des coefficients de transformée, lesquels sont associés aux données multimédia.

19. The address CAM circuits (54) are configured by a redundancy CAM read drain decoder circuit (50).

Les circuits CAM d'adresse (54) sont configurés par un circuit décodeur d'arrêt de lecture CAM redondant (50).

20. Signal triplets (84, 86, 88) coupled to the cross-bar decoder (70) are assigned a priority.

Une priorité est allouée aux signaux triplets (84, 86, 88) couplés au décodeur crossbar (70).

21. Address sub-decoder (200) receives peripheral select (114), read/write signal (117), and address bus (110).

L'invention concerne un système permettant de procéder à l'embrouillage de données dans une cellule séquentielle.

22. Providing an initial syndrome to a crc next-state decoder independently of its syndrome feedback loop

Fourniture d'une valeur de syndrome initiale à un décodeur d'état suivant crc indépendamment de sa boucle de rétroaction de syndrome

23. The input selector is connected to an address decoder (18) for a look-up table (LUT) (20).

Ce dernier est relié à un codeur d'adresses (18) destiné à une table de recherche (LUT) (20).

24. In addition, a communication unit comprises a predictive source decoder (134) capable of representing a received signal.

Cette unité de communication comprend en outre un codeur source prédictif (134) capable de représenter un signal reçu.

25. An address decoder for supplies periodic signals to the wordlines and the dynamic random access memory wordline.

Un décodeur d'adresses fournit des signaux périodiques aux lignes de mots et à la ligne de mots de la RAM dynamique.

26. It enables quick and efficient decoding of a code product words, even if there is no algebraic decoder.

Elle permet un décodage rapide et efficace de mots d'un code produits, même en l'absence de décodeur algébrique.

27. The row decoder (130) is placed on one side of the pixel array to designate a row address.

Le décodeur de lignes (130) est placé sur l'un des côtés du réseau de pixels de manière à désigner une adresse de ligne.

28. A two-dimensional all-digital ratiometric decoder to analyze signals representative of state changes in a closed loop control system.

La présente invention concerne un décodeur ratiométrique bidimensionnel entièrement numérique qui sert à analyser des signaux représentant des changements d'état dans un système de commande en boucle fermée.

29. A second decoding lookup table is employed at the decoder to map the received ten bit run length limited code into the original 8 bit value.

On utilise une deuxième table de consultation pour décodage permettant de rétablir en sa valeur 8 bits d'origine le code 10 bits limité à la longueur de ligne.

30. The backward pitch enhancement is usually performed on the fixed codebook in code excited linear prediction (CELP) or is performed as post-processing in the decoder.

L'amélioration à posteriori de la hauteur tonale s'effectue généralement sur le code fixe dans la prédiction linéaire à excitation par code (CELP) ou en tant que post-traitement dans le décodeur.

31. An unwritten page, with bits all ones without random errors, appears to the decoder as all zeros, forming valid code word(s) in linear block codes.

Une page non écrite, avec des bits 1 uniquement et sans erreurs aléatoires, apparaît au décodeur comme des zéros uniquement, qui forment un/des mot(s) de code valide(s) dans des codes de blocs linéaires.

32. The second memory block (23) comprising a plurality of word locations and an address decoder (201) coupled to a second access port of the memory controller (26).

Le second bloc de mémoire (23) comporte une pluralité d'emplacements de mots et un décodeur d'adresse (201) couplé à un second port d'accès du dispositif de commande de mémoire (26).

33. The terminal can be a game console, a portable telephone or electronic organizer or any other support having an equivalent application (decoder, optical fibre, electrical receptacle, UMTS, ADSL, ).

Le terminal peut être une console de jeux, un téléphone portable ou un organiseur ou tout autre support présentant une application équivalente (décodeur, fibre optique, prise électrique, UMTS, ADSL,...).

34. A method to improve packet loss concealment for generation of a synthetic speech signal in an algebraic code excited linear prediction decoder for a voice over packet network.

L'invention concerne un procédé pour améliorer une dissimulation de perte de paquet pour la génération d'un signal vocal synthétique dans un décodeur prédictif linéaire utilisant une excitation par code algébrique pour un réseau vocal par paquets.

35. Two pseudoswitches are provided which may be selectively enabled by the decoder latch and which gate onto the address bus two known, non-BCD codes for hardware checking purposes.

Deux pseudocommutateurs peuvent être sélectivement validés par la bascule de décodage et transmettent au bus d'adresse deux codes non-DCB connus à des fins de vérification du matériel.

36. An encoder/decoder is disclosed which is operative to convert an 8 bit value (102a) to a ten bit serial run length limited code (141a) for transmission over a serial data link.

La présente invention concerne un codeur-décodeur capable de convertir une valeur 8 bits en un code série 10 bits limité à la longueur de ligne en vue de la transmission par une liaison de données série.

37. The first memory block (22) of non-volatile memory comprises a plurality of word locations and an address decoder (201) coupled to a first access port of the memory controller (26).

Le premier bloc de mémoire (22) de la mémoire non volatile comporte une pluralité d'emplacements de mots et un décodeur d'adresse (201) couplé à un premier port d'accès du dispositif de commande de mémoire (26).

38. With SLC flash memory having a BER less than a predetermined value, the SSD controller uses a 1-bit read (single read) hard-decision LDPC decoder to access the flash memory.

Une mémoire flash SLC ayant un TEB inférieur à une valeur prédéterminée, le contrôleur SSD utilise un décodeur de codes LPDC à décision dure à lecture à 1 bit (lecture unique) pour accéder à la mémoire flash.

39. We propose a block turbo decoder circuit for the error protection of small data blocks such asAtm cells on anAwgn (additive white Gaussian noise) channel with a code rate close to 0.5.

Un circuit turbo décodeur permet la correction d’erreurs dans de petits blocs de données tels que ceux utilisés pour les cellulesAtm avec un rendement proche de 0,5.

40. Methods and apparatus for improving the perceived quality of ADPCM encoded signals by magnitude limiting samples (30, 32) of the ADPCM encoded signals prior to the decoding of samples, using an ADPCM decoder (70), of the ADPCM encoded signals.

Procédés et appareil destinés à améliorer la qualité perçue de signaux codés MICDA en limitant en amplitude des échantillons (30, 32) des signaux codés MICDA avant le décodage, à l'aide d'un décodeur MICDA (70), desdits échantillons de signaux codés MICDA.

41. The window comparator (200) includes a bidirectional 2:1 multiplexer (206), a counter (208), a first and second comparator (210, 212), a binary adder (214), a 3:8 decoder (216), eight 2-input OR gates (218), a subtractor (220), a bitmask (222), a shift register (224) with latched outputs, and a read buffer (204).

Le comparateur de créneaux (200) comprend un multiplexeur bidirectionnel 2/1 (206), un compteur (208), un premier et un deuxième comparateur (210, 212), un additionneur binaire (214), un décodeur 3:8 (216), huit portes OU inclusif à deux entrées (218), un soustracteur (220), un masque binaire (222), un registre à décalage (224) avec des sorties verrouillées et une mémoire intermédiaire de sortie (204).