1. Memory address and decode circuits with ultra thin body transistors

Circuits d'adressage de memoire et de decodage dotes de transistors a corps ultra-fin

2. The second pre-decode signal is generated by using lower order address signals.

Le second signal de prédécodage est généré à l'aide de signaux d'adresse d'ordre inférieur.

3. Logic circuit, address decoder circuit, and semiconductor storage device

Circuit logique, circuit décodeur d'adresse et dispositif de stockage semi-conducteur

4. Cache address strobe control logic for simulated bus cycle initiation

Logique stroboscopique de declenchement de cycles simules de commande de bus

5. Methods, apparatus, instructions and logic to provide vector address conflict detection functionality

Procédé, appareil, instructions et logique permettant d'obtenir une fonctionnalité de détection vectorielle de conflit d'adresse

6. The controller (6) includes registers (22) and logic circuits which compensate CRT address information.

L'unité de commande (6) comprend des registres (22) et des circuits de logique compensant des informations d'adresse de CRT.

7. The instruction cache system also includes a means for address translation which is responsive to an address translation invalidate instruction and a control logic circuit.

Le système de cache d'instruction comprend également un moyen de traduction d'adresse qui agit en réponse à une instruction d'invalidation de traduction d'adresse et un circuit logique de contrôle.

8. A logic unit performs protocol conversion, address resolution, policy enforcement/definition and publishing operations on the WS traffic.

Une unité logique effectue la conversion du protocole, la résolution d'adresse, l'exécution/définition de la politique et les opérations de publication sur le trafic WS.

9. The cache system interfaces to the host bus through address and data buffers controlled by cache interface logic.

Le système d'antémémoire assure l'interface avec le bus hôte par l'intermédiaire de tampons d'adresses et de données commandés par une logique d'interface d'antémémoire.

10. The control logic circuit is configured to invalidate an entry in the virtually tagged instruction cache in response to the address translation invalidate instruction.

Le circuit logique de contrôle est configuré pour invalider une entrée dans le cache d'instruction balisé virtuellement en réponse à l'instruction d'invalidation de traduction d'adresse.

11. Adaptive level binary logic

Logique binaire a niveau adaptatif

12. In mathematical logic, algebraic logic is the reasoning obtained by manipulating equations with free variables.

Enlogique mathématique, la logique algébrique est le raisonnement obtenu en manipulant des équations avec des variables libres.

13. A programmable logic device is adapted to predict carry values in long-chain-carry logic configurations.

Selon un mode de réalisation préféré, le dispositif s'applique aux configurations à logique de report pour chaîne longue.

14. In mathematical logic, algebraic semantics is a formal semantics based on algebras studied as part of algebraic logic.

En logique mathématique, la sémantique algébrique est une sémantique formelle basé sur les algèbres étudiés dans le cadre de la logique algébrique.

15. Scalable code absolute logic function (scalf) encoder

Codeur a fonction logique absolue de code evolutif (scalf)

16. Fully depleted silicon-on-insulator cmos logic

Logique cmos silicium sur isolant entierement appauvrie

17. The processor elements are implemented as CMOS/neuron MOS threshold value logic elements or CMOS/NMOS pass transistor logic elements.

Les éléments processeurs sont réalisés sous la forme d'éléments de logique de valeur de seuil CMOS/neurone-MOS ou d'élément de logique transistor de passage CMOS/à canal MOS-N.

18. Each tier of the 3DIC has memory cells as well as access logic including global block control logic therein.

Chaque étage du 3DIC a des cellules de mémoire ainsi qu'une logique d'accès comprenant une logique de commande de bloc globale dans cette dernière.

19. The same technology with photochromic supramolecules was applied in advanced logic operations, giving rise to a very sophisticated molecular logic platform.

La même technologie avec les supramolécules photochromiques a été appliquée dans des opérations de logique avancées, donnant naissance à une plateforme de logique moléculaire très sophistiquée.

20. Implantable medical device incorporating adiabatic clock-powered logic

Dispositif medical implantable comprenant une logique adiabatique commandee par horloge

21. Ecl and ttl to cmos logic converter

Convertisseur de logiques ecl et ttl en logique cmos

22. Placement record identification logic uniquely identifies a placement record from network address information and port identification information contained in a DDP message received by the network adapter system (706, 707, 716).

Dans un mode de réalisation, les enregistrements de placement sont organisés sous forme de groupements de cases de hachage dont chacune contient un enregistrement de placement, cet enregistrement de placement ???? l'indication de l'enregistrement de placement suivant dans la même case. La logique d'identification d'enregistrement de placement consiste en ????

23. Demodulator logic unit adaptable to multiple data protocols

Unite logique de demodulateur adaptable aux protocoles a donnees multiples

24. Algebraic logic treats algebraic structures, often bounded lattices, as models (interpretations) of certain logics, making logic a branch of the order theory.

La logique algébrique traite les structures algébriques, et les treillis comme modèles (interprétations) de certaines logiques.

25. Large multi-input CMOS logic gates may be formed by a sequence of alternating CMOS NAND and NOR logic gates.

D'après l'invention, on peut créer des portes logiques CMOS importantes à entrées multiples par l'intermédiaire d'une séquence de portes logiques alternées NON ET et NON OU de CMOS.

26. Boole's work founded the discipline of algebraic logic.

Le travail de Boole a fondé la discipline de la logique algébrique.

27. Address: 8150 Aitken Road Address:

Adresse : 8150 Aitken Road Adresse :

28. Temperature compensated cmos to ecl logic level translator

Traducteur thermocompense de signaux de niveaux logiques cmos a ecl

29. Ecl level/cmos level logic signal interfacing device

Dispositif d'interfaçage de signaux logiques du niveau ecl au niveau cmos

30. Administrative address and address of plant:

Adresse administrative et adresse des installations:

31. systems documentation (program logic, management control framework, accountability relationships).

documentation des systèmes (logique du programme, cadre de contrôle de gestion, rapports de responsabilité).

32. • systems documentation (program logic, management control framework, accountability relationships).

• documentation des systèmes (logique du programme, cadre de contrôle de gestion, rapports de responsabilité).

33. High voltage cmos logic using low voltage cmos process

Logique cmos haute tension utilisant un procede cmos basse tension

34. In the preferred embodiment, CMOS logic circuitry is utilized.

Dans le mode de réalisation préféré, des circuits logiques du type MOS complémentaire sont utilisés.

35. But there's no logic to the algebra of love.

L'algèbre de l'amour n'a pas de logique.

36. Ivan Berry Address: 14651 Westminster Highway Address:

Ivan Berry Adresse : 14651 Westminster Highway Adresse :

37. R. Allegretto Address: 7445 Lowland Dr Address:

R. Allegretto Adresse : 7445 Lowland Dr Adresse :

38. Brian Wardle Address: 6381 Highway 97 Address:

Brian Wardle Adresse : 6381 Highway 97 Adresse :

39. The asynchronous pipeline may also incorporate clocked CMOS logic gates.

Le pipeline asynchrone peut également comprendre des grilles logiques CMOS synchronisées.

40. High speed ratioed cmos logic structures for a pulsed input

Structures logiques cmos haute vitesse a transistors mis en rapport pour une entree impulsionnelle

41. Method and apparatus for implementing an adiabatic logic family

Procede et dispositif servant a mettre en application une famille logique adiabatique

42. The secondary changes include address changes, pointer target address changes, and changes in address offsets.

Ces changements secondaires portent sur des changements d'adresse, des changements d'adresse cible par pointeur, et des changements de décalage d'adresse.

43. Various logic gates may be constructed using U-CMOS transistors.

Diverses portes logiques peuvent être construites à l'aide de transistors U-CMOS.

44. Well, that's just faulty logic postulated on imperfect data collection.

Logique erronée qui part du principe d'un recueil de données imparfait.

45. Address directories and address lists in printed form

Carnets et listes d'adresses sous forme imprimée

46. Archie Lumsden Address: 12428 Route 430 Highway Address:

Archie Lumsden Adresse : 12428 Route 430 Highway Adresse :

47. Dale Koepke Address: 2767 Highway 97 N Address:

Dale Koepke Adresse : 2767 Highway 97 N Adresse :

48. The drivers are preferably complementary polar driven CMOS logic elements.

Ces pilotes sont de préférence des logiques CMOS à pilotage polaire complémentaire.

49. Exceptions could be made for rewriting functions or contributing new logic.

Des exceptions sont toutefois permises lors de la réécriture complète de fonctions ou la contribution de nouvelles approches.

50. The network address consists of an Internet Protocol (IP) address, subnet mask, and gateway IP Address.

L'adresse réseau consiste en une adresse IP, un masque de sous-réseau et une adresse IP de passerelle.

51. Results and Outcomes by Activity Area] [RMAF, NAESI Logic Model]

[CGRR, modèle logique de l'INAN]

52. Interleave address generating device and interleave address generating method

Dispositif et procede de generation d'adresses d'entrelacement

53. Resizing address spaces concurrent to accessing the address spaces

Redimensionnement d'espaces adresse simultané avec l'accès d'espaces adresse

54. Address labels

Étiquettes pour adresses

55. Address translator

Traducteur d'adresse

56. Address decoder

Decodeur d'adresse

57. Address matching

Appariement d'adresses

58. Dave Williamson Address: 3132 Alta Vista Rd RR#3 Address:

Dave Williamson Adresse : 3132 Alta Vista Rd RR#3 Adresse :

59. An address prefix may be associated with the service, in which case the address includes the address prefix.

Un préfixe d'adressage peut être associé au service, auquel cas l'adresse inclut le préfixe d'adressage.

60. address is an address encoded using the specified character set.

address indique une adresse encodée à l’aide du jeu de caractères spécifié.

61. Address Indicate the facility address of the company / institution above.

Adresse Indiquez l'adresse de l'entreprise ou de l'établissement susmentionné.

62. An address decoder includes a plurality of address decoder modules.

Ce décodeur d'adresses comporte plusieurs modules de décodage d'adresses.

63. Current validity of the real world address or address component.

Validité actuelle de l'adresse ou de l'élément d'adresse du monde réel.

64. The adjacency matrix can be based on fuzzy logic and updated periodically.

Ladite matrice de contiguïté, qui peut se baser sur une logique floue, est mise à jour périodiquement.

65. An electronic device is presented for performing at least one logic function.

L'invention concerne un dispositif électronique destiné à la mise en oeuvre d'au moins une fonction logique.

66. Integration of non-volatile charge trap memory devices and logic cmos devices

Intégration de dispositifs à mémoires non-volatiles à piégeage de charge et dispositifs logiques cmos

67. Dynamically adding application logic and protocol adapters to a programmable network element

Ajout dynamique d'une logique d'application et d'adaptateurs de protocole a un element de reseau programmable

68. Hardware acceleration system for logic simulation using shift register as local cache

Systeme d'acceleration de materiel pour simulation logique utilisant un registre a decalage comme memoire cache locale

69. During the address phase, an address latch receives address signals from the multiplexed bus at a first input and an address enable signal at a second inputs.

Durant la phase d'adressage, un verrou d'adressage reçoit des signaux d'adressage provenant du bus multiplexé sur une première entrée et un signal d'activation d'adressage à des secondes entrées.

70. Ip address distribution system, switch device, and ip address distribution method

Système de distribution d'adresses ip, appareil de commutation et procédé de distribution d'adresses ip

71. • The logic model defined the linkages between PFRA activities and expected outcomes.

• Le modèle logique définit les liens entre les activités de l'ARAP et les conséquences escomptées.

72. Jech's research also includes mathematical logic, algebra, analysis, topology and measure theory.

Les travaux de Jech concernent également la logique mathématique, l'algèbre, l'analyse, la topologie et la théorie de la mesure.

73. This is a list of topics around Boolean algebra and propositional logic.

Voici une liste de sujets autour de l'algèbre booléenne et la logique propositionnelle.

74. Distribution of electronic and non-electronic address directories and address lists

Distribution de carnets et de listes d'adresses électroniques et non électroniques

75. An IP address is subdivided into address prefixes of multiple segments.

A cet effet une adresse IP est subdivisée en préfixes d'adresses à segments multiples.

76. An address strobe signal is used to latch a first address.

On utilise un signal d'impulsion de sélection d'adresse pour verrouiller une première adresse.

77. ◦ Complete address and phone number, fax number, and E-mail address

◦ Adresse complète et numéro de téléphone, numéro de télécopieur et adresse électronique

78. ‘Braking signal’: logic signal indicating brake activation as specified in paragraph 5.2.1.30.

par «signal de freinage», un signal logique indiquant l’actionnement du freinage comme indiqué au paragraphe 5.2.1.30.

79. Non-volatile memory in cmos logic process and method of operation thereof

Mémoire non volatile en logique cmos et méthode d'utilisation de celle-ci

80. Ip address distribution system, switch apparatus and ip address distribution method

Système de distribution d'adresses ip, appareil de commutation et procédé de distribution d'adresses ip